铜试件预处理的研磨与抛光机械的工艺研究

第一章绪论

1.1选题背景及意义
1.1.1集成电路的发展
1958年9月，JackKilby发明出世界首块集成电路个相移振荡器，并于1959年2月申请专利，1964年6月被批准。1959年，英特尔（Intel)公司的始创人，Jean Hoemi和Robert Noyce,在Fairchild Semiconductor开发出一种崭新的平面科技，它使人们能在硅威化表面铺上不同的物料来制作晶体管，以及在连接处铺上一层氧化物作保护。这项技术的发明代替了之前的人手焊接。而以硅取代锗使集成电路的成本大为下降，令集成电路商品化变得可行。1959年7月，Robert Noyce为自己的发明申请了专利，1961年4月被批准。因此人们普遍认为KUby和Noyce是集成电路共同的发明人。至此包含集成电路的电子仪器开始了快速发展。时至今日，每一枚计算机芯片中都含有过百万颗晶体管。
随着超大规模集成电路（ULSI)的飞速发展，集成芯片的层数越来越多，线宽越来'-越窄，已经达到纳米级别，这导致互连线之间的连接成为影响芯片质量的关键因素。而层数的增加及互连线截面的减少必然导致电阻的增大，线间距的减少则产生寄生电容，从而大幅度增大了互连线的时间常数，所以由互连线引起的时间延迟成为影响集成电路速度的主要原因。要想完全解决这些问题就必须发展新的互连线系统。相对于传统的铝互连材料，目前铜被认为是比较理想的一种互连线材料，其与铝的基本参数比较如表1.1所示。铜主要有以下优点[3]：铜电阻率比铝低的多，这使铜互连中的电阻R减小，从而减小了 RC延迟效应，同时很大程度上降低了互连线的功耗。铜的导热系数大概是锅的3倍，散热性更好。与传统的铝互连线相比，铜具有抗电迁移和应力迁移特性强等优点。铜的熔点高于铝的熔点，故铜可以承受更大的电流密度，从而可以缩短连线的长度，减少布线的层数，提高集成的密度，降低集成电路的成本。铜互连线与低介电常数（low-k，k<4)的材料（取代层间介质S/O,)相结合，可以进一步减小寄生电容。基于铜作为互连材料的以上优点，许多大型集成电路制造厂家先后展开对铜互连线技术的研究[4]。
1.1.2集成电路制造中的大马士革工艺
金属铜作为一种较为理想的互连线材料，其代替金属铝已经成为一种发展趋势。但它不容易刻烛却容易扩散，这些缺点导致了无法应用传统的刻蚀技术加工铜互连线，因此为了很好的应用铜作为互连材料，人们发明出了新的铜互连线技术——双嵌入式工艺，又称双大马士革工艺（Dual-Damascene)，其工艺过程示意图如图1.2所示：（1)首先一层薄薄的氮化硅（Si,N,)层被沉积在基板上作为阻挡扩散层和终止刻蚀层；（2)一定厚度的氧化硅（SiO,)被沉积在碳化硅层上；（3)光刻出微通孔（Via)并对这些孔进行部分刻蚀；（4)光刻出需要的沟槽(Trench);   (5)刻蚀出完整的通孔和沟槽；(6)溅射（PVD)扩散阻挡层（TaN/Ta)和铜种籽层（seed Layer)，扩散阻挡层的作用是增强与金属铜的附着性，而种籽层的作用是成为电鍍工艺时的导电层；（7)沉积金属铜；（8)最后对整个晶片进行退火和化学机械抛光（Chemical mechanical polishing,CMP)，目的在于使整个晶片高度平坦化，之后再进行清洗[5]。这种铜专有工艺的主要特点是在进行层间介质平坦化后，在其上刻蚀出铜连线所需的凹槽，先沉积一层阻挡层后再沉积金属铜，最后用CMP工艺去除沉积时留下的多余的铜以达到平坦化的目的，同时保留所需的铜互连线。沉积铜时采用化学电镀以保证金属铜良好的台阶覆盖率。双嵌入工艺是在做出连线区后（或前）刻蚀出通孔区，再淀积金属，同时形成第二层金属连线和插塞。随着这种双大马士革工艺的成熟，作为互连线的金属铜在集成电路制造中起到了越发重要的作用，而且逐渐发展为ULSI制造中的主流技术。

1.2国内外研究现状
1.2.1化学机械抛光（CMP)
20世纪60年代以前，半导体行业基片的平坦化大部分使用机械抛光技术（CMP)，1965年化学机械抛光技术被WalSh和Herzogfsi首次提出，之后逐渐应用了起来。1990年，IBM公司又提出了 CMP全局平坦化技术，并在1991年成功使用这一技术生产了64Mb的DRAM，之后，CMP技术飞速发展并作为多层金属互连技术的主要平坦化技术。CMP的优点如下:能够获得基片的全局平坦化，并能获得多种材料的平坦化；能减少表面起伏；能去除表面缺陷等。CMP技术是充分运用化学和机械两种作用的技术。抛光时，夹持在抛光头上的工件以一定的压力与抛光垫接触并相对于抛光垫做旋转运动，抛光液在工件与抛光垫之间连续流动，抛光液中的氧化剂对裸露的工件表面进行腐蚀，并产生氧化膜，由于微观表面的凹凸不平，使得工件表面低凹处化学反应产生的氧化膜未被机械作用去除，从而保护了氧化膜下的金属不被继续氧化；工件表面凸处化学反应产生的氧化膜则被抛光垫的机械作用去除，裸露出新的金属表面又与氧化剂发生化学作用并生成氧化膜，再通过机械作用去除凸出的氧化膜表面，就这样在化学和机械作用的交替共同作用下达到晶片表面的全局平坦化，CMP的加工示意图如图1.3所示。

    1.3 研究内容 ................14-15 
第二章ECMP试验设备及试件预处理 ................15-25
    2.1 试验所使用的仪器 ................15-20
    2.2 铜试件研磨的工艺参数试验 ................20-22
    2.3 铜试件化学机械抛光(CMP)的工艺参数试验 ................22-24
    2.4 本章小结 ................24-25
第三章Cu-ECMP电解液中抑制剂的选择与优化 ................25-43
    3.1 电化学理论概述 ................25-29
    3.2 不同抑制剂条件下的极化曲线试验................ 29-31
    3.3 不同抑制剂条件下的静态腐蚀试验 ................31-33
    3.4 不同抑制剂条件下的交流阻抗图试验 ................33-34
    3.5 抑制剂BTA和PTA在不同电压条件下的对比试验 ................34-42
    3.6 本章小结 ................42-43
第四章不同pH值条件下的抛光试验 ................43-62
    4.1 抛光试验台的改进 ................43-44
    4.2 不同pH值条件下的极化曲线测试 ................44-46
    4.3 不同pH值条件下的交流阻抗图测试 ................46-51
    4.4 不同pH值下的抛光试验 ................51-59
    4.5 使用不同pH调节剂调节的抛光试验................ 59-61
    4.6 本章小结 ................61-62

结 论

本文在总结前人研究的基础上，采用正交试验的方法确定了铜试件预处理的研磨与抛光的工艺参数；针对ULSI铜互连层ECMP电解液中抑制剂的性质进行了研究，同时对pH值对于电解液的影响进行了实验研究。通过试验，得出的主要结论如下：
(1)对于3000#砂纸机械研磨，随着研磨压力的增加，效应先减小然后增大，在研磨压力为lpsi左右时出现极小值。随着研磨盘转速的增加，效应先减小后增大，在转速为60rpm时出现极小值。随着载物盘转速的增加，效应曲线总体呈现先增加后减小的趋势，在载物盘转速60rmp的时候出现极大值。随着研磨时间的增加先减小后增大，在研磨时间为5min时出现极值。
(2)对于CMP抛光，随着抛光压力的增加，作用效应先减小然后增大，在压力为lpsi左右时出现极小值。随着抛光盘转速的增加，作用效应递增。随着载物盘转速的增力口，效应曲线总体呈现先减小后增大的趋势，在载物盘转速40rmp的时候出现极小值。效应随着抛光时间的增加先减小后增大，在抛光时间为5min时出现极值，之后迅速增力口。随着电解液流量的增加，作用效应先减小后增大，在流量为3ml/min时出现极小值。
(3)对于5-苯基四氮唑（PTA)、水杨羟肟酸(SHA)、苯并三氮唑(BTA)、硫代水杨酸(TSA)这四种抑制剂，采用测定极化曲线、测定交流阻抗图、静态腐蚀试验和电化学抛光试验，发现抑制剂PTA的抑制效果最好，抑制区的电压范围较大，在0.2V~0.8V之间均有抑制效果，同时为了保证加工表面粗糙度，抑制剂为FTA而Cu-ECMP的试验电压为0.2V时抛光质量最好，此时铜试件材料去除率为0.023mg/min，加工表面粗糙度Ra达到6.8nm。

参考文献

[1]J. R.  Lloyd, J. Clements.  Copper Metallization  Reliability. http://sblunwen.com/jxgcslw/MicroelectronicsReliability [J].  1999,(39):1595-1602.
[2]陈智涛.集成电路片内铜互连技术的发展.微电子学[J]. 2001， (24):4.
[3]刘洪图，吴自勤.超大规模集成电路的一些材料物理问题一Cu互连和金属化.物理[J].2001, 30(12):757-761.
[4]黄洁.半导体金属互连集成技术的进展与趋势.金属热处理[J]. 2004， (8):26-31.
[5] White,   L.   K.   Modelling fusible CVD glass Planarization flow contours  [J]. VLSIMultilevel Interconnection Conference, Seventh International IEEE. 1990， P377-379
[6] Walsh R.J. ，  Herzog A. H.   Process for Polishing semiconductor materials[P]. 1965 ,U. S. Patent:US3170273.
[7] Lagerlof K. P. D.  Grimes R. W. The defect chemistry of sapphire(a- A1203)[J]. ActaMater. ， 1998, 46(16):5689-5700.
[8] Wang Y. ， Zhang L., Zhou S. , Xu J.  Surface treatment effects of sapphire for high qualityIII-nitride film growth [J]. Semiconductor Lasers and Application II. 2005, 5628:228-233.
[9]郭东明，康仁科，金洙吉.大尺寸硅片的高效超精密加工技术.世界制造技术与装备市场[J].2003, (1):35-40.
[10]H. Y.制造工艺的里程碑--解密Intel45nm处理器[J].电脑自做,2007. 12:45-72