第一章绪论
下一代通信系统对FFT处理器提出了实时性和高速性的要求，本章讨论了基十FPGA/VLS工设计FFT处理器的可行性和优势，介绍基十FPGA/VLS工的设计流程。1.1通信系统概述进入21世纪以来无线通信技术正在以前所未有的速度向前发展，随着用户对各种实时多媒体业务需求的增加和互联网技术的迅猛发展，未来的无线通信技术将朝着数字化，综合化，宽带化和智能化的方向发展。目前，世界各国均已经开展对下一代移动通信系统(B3G/4G)的研究和开发，取得了阶段性的成果，我国面向B3G的FUTURE计划十2001年启动，并十2006年12月在上海进行了TDD-OFDM系统测试和验收。B3G/4G主要采用OFDM，多跳，中继和多天线等新技术，向用户提供1Mbps甚至100Mbps的数据传输速率，扩大应用领域和服务范围。正交频分复用((OFDM)技术是多载波调制技术中的一种，在高速无线通信系统中有着广泛的应用，OFDM能够在无限的无线频段内实现高速率信息的传输，能够克服由信道的多径效应所引起的频率选择性衰落，OFDM可以将一个高速的数据流分解成若干个低速的子数据流，将每个子数据流调制到一个子信道上，从}fn构成多个并行的已调信号(k}耘，2008),图1-1是基十OFDM系统的调制解调框图，DFT/FFT算法的引入使得OFDM技术得到真正意义的应用和推广。
串并转换图1-1OFDM系统调制解调FFT处理器也广泛应用十数字信号处理等的领域，在语音识别，图像处理和频谱分析等有着广泛的应用，过去通常用DSP实现，随着超大规模集成电路的发展，专用AS工C芯片无论从性能上还是成本上都有着更大的优势，美国Radix公司提供的FFT芯片就得到了极为广泛的应用，并取得很大的收益。1.2FF丁处理器研究情况早期的FFT处理器由十器件速度比较慢，研究重点是减少运算次数尤其是减少乘法运算次数，随着半导体技术的发展，芯片速度也得到长足的提高。专用FFT处理器实现方案主要有二种:通用DSP处理器实现，FPGA实现和AS工C实现。专用的FFT模块可以达到的速度数量级普遍为1024点16位长定点，块浮点，浮点运算在几十到几百us量级，表1-1列出了PLESSTY和TRW厂商专用FFT处理器模块的运算速度(陶金，2006)o表1-1专用FFT处理器速度比较列表型号名PDSP16510TMC2310厂商PLESSEYTRW处理位数16bit浮点16bit浮点序列点数1024点复数1024点复数处理时间96us514u5在OFDM系统中各子载波的调制解调采用一个实时的快速傅里叶变换FFT处理器来实现，在OFDM系统中数据传输的速率一般是在6Mbps到155Mbpd之间，在速度上对FFT处理器提出了很高的要求。
在高速和实时的要求下采用通用DSP芯片采用软件编程实现FFT运算处理速度比较慢，成本也相对比较高，例如T工公司的TMS320C67最高工作频率是167Mhz,完成FFT运算需要120us,AD工公司的ADSP21160最高工作频率为100Mhz，完成相同的运算也需要90uso随着FPGA技术的普及与发展，使用FPGA设计FFT正在世界范围内兴起，国内外已积极开展有关应用与研究，以FPGA芯片生产厂商为主的公司在基十FPGA设训一FFT综合研究方面处十领先地位，ALTERA公司和X工L工NX公司都研制了FFT的工P核，性能非常优越，使用它计算16位1024点的FFT仅需要6.63us,但价格非常昂贵。随着集成电路制造水平的不断进步，自主研发的高性能FFT处理器成为可能，根据项目要求，对专用FFT实现方法进行研究，通过选用不同硬件结构，在综合考虑硬件特性和满足系统设计要求的前提下，采用AS工C设计方法学进行设训一，设训一自由{变大，也能够很好地符合SOC片上系统的设计要求。1.3FPGA/ASIC技术概述FPGA芯片在很多领域均有广泛的应用，特别是在无线通信领域里，由十有极强的实时性和并行处理能力，使其对信号进行实时处理成为可能。传统观点认为FPGA用来创建原型比较好，应用十大规模的数字系统开发过十昂贵和功耗太大，目前，这一不足已经有了很明显的改善，FPGA在成本和功耗上已经超越了
参考文献
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摘要 4-5
ABSTRACT 5
第一章 绪论 8-12
1.1 通信系统概述 8-9
1.2 FFT 处理器研究情况 9
1.3 FPGA/ASIC 技术概述 9-10
1.4 论文主要研究成果 10-11
1.5 论文组织结构 11-12
第二章 算法概述 12-19
2.1 DFT 离散傅里叶变换 12
2.2 快速傅里叶变换 12-14
2.3 单精度浮点数格式 14
2.4 加法运算 14-15
2.5 乘法运算 15-17
2.5.1 迭代算法 16
2.5.2 修正Booth 译码 16-17
2.5.3 Wallce 树压缩 17
2.6 FFT 处理器结构 17-19
第三章 VLSI 设计方法论 19-27
3.1 SOC 与IP 重用设计方法 19
3.2 IP 核开发流程 19-20
3.3 大规模 FPGA 与 ASIC 技术的融合 20-21
3.4 基于 Verilog HDL 可综合设计 21-22
3.5 基于 SystemC 建模策略 22-23
3.6 自顶向下设计方法学 23
3.7 逻辑验证与搭建 Testbench 测试平台 23-25
3.8 面向系统芯片的 SOC 验证策略 25-27
第四章 FFT 子模块设计 27-47
4.1 加/减法运算电路实现 27-29
4.1.1 浮点数加法器 27-28
4.1.2 复数加法器 28
4.1.3 复数减法器 28-29
4.2 乘法运算单元实现 29-32
4.2.1 采用Booth 译码的乘法器实现 29-30
4.2.2 我们的改进 30-31
4.2.3 FPGA 自带乘法器实现浮点数乘法器 31
4.2.4 复数乘法器 31-32
4.3 蝶形运算单元 32-33
4.4 旋转因子表 33-36
4.5 存储单元 36-38
4.6 输入数据重排 38-40
4.7 控制单元 40-47
4.7.1 输入级控制单元 40-42
4.7.2 中间各级控制单元 42-45
4.7.3 输出级控制单元 45-47