第1章绪论
在数字化的今天，对数字信号处理高速实时的要求不断提高。为了满足这些要求，国内外都在研究实现数字信号处理的新方法，本论文研究利用FPGA来实现FFT算法，并通过对内部结构的优化设计使其相较于传统的实现方法更具优势。1.1研究的背景及意义快速傅立叶变换((FFT)是DFT的快速算法，是数据从时域到频域变换的基本运算。它是数字谱分析的必要前提，是数字信号处理的核心上具之一。因此FFT在众多学科领域，如数字语音编码、雷达信号处理、声纳信号分析、数字滤波、射电十涉等都有着非常广泛的应用。尤其是在要求较高的信号处理系统中，FFT的处理速度往往是整个系统设计性能的关键所在「‘]。软件实现FFT运算速度慢，不能满足实时高速的系统性能要求。硬件实现FFT的方式主要有三种:通用数字信号处理器((DSP)、专用的FFT芯片(ASIC),可编程逻辑器件(以FPGA为代表)。采用DSP方案通过软件编程来实现虽然灵活性强，但是受到DSP本身性能及程序指令顺序执行的限制难以实现高速、大规模的FFT运算，同时也存在速度和精度之间的矛盾:若采用定点运算，舍入误差会降低最终处理结果的精度;若采用浮点运算，可以消除动态范围局限的问题，但由于实现结构复杂使处理速度难以达到要求，而且系统造价较高。
采用ASIC芯片虽然可以达到较高的处理速度，但灵活性差，特别是使用定制的大规模集成电路时，需要较高的开发和研制费用，不易扩展。随着超大规模可编程门阵列的迅速发展，新一代FPGA内部有高速数字信号处理((DSP)模块和大容量、高速RAM模块，这为利用FPGA实现FFT处理成为可能，既避免了软件方式所带来的速度方面的限制，又可以降低开发的成本和周期，是一种可行的开发方式。FPGA以高性能、高灵活性、友好的开发环境、在线可编程等特点可以使基于FPGA的设计满足实时数字信号处理的要求f2}410高速实时数字信号处理对系统性能要求很高，因此，几乎所有的通用DSP都难以实现这一要求。可编程逻辑器件允许设计人员利用并行处理技术实现高速信号处理算法，并且只需单个器件就能实现期望的性能。在数据通信这样的应用中，常常需要进行高速、大规模的FFT及其逆变换IFFT运算。当通用的DSP无法达到速度要求时，唯一的选择是增加处理器的数目，或采用定制门阵列产品。现在，随着微电子技术的发展，采用现场可编程门阵列((FPGA)进行数字信号处理发展迅速。采用现场可编程器件不仅加速了产品上市时间，还可满足现在和下一代便携式设计所需要的成本、性能、尺寸等方面的要求，并提供系统级支持。
FPGA是直接由硬件实现的，其内部结构规则简单，通常可以容纳很多相同的运算单元，因此FPGA在作指定运算时，速度会远远高于通用的DSP芯片。FFT运算结构相对比较简单和固定，适于用FPGA进行硬件实现，并且能兼顾速度及灵活性。而采用DSP方式有较大的浪费，同时DSP芯片内部的乘法器资源有限，FFT算法中乘法量较大，在实现实时处理方案时必须用多个DSP芯片，从而提高了价格、增加了功耗和体积。而选择内部嵌有多个乘法器内核的FPGA芯片就可以很轻易地消除这一严重的资源浪费现象。尤其是近年来，高密度的可编程逻辑器件FPGA的集成度、速度不断提高，设计、调试手段更加完善，因而得到更为广泛的应用[fs,}l0本文研究一种基于FPGA的1024点基一4FFT算法的具体实现方法。用FPGA实现FFT算法的两个最重要的性能指标就是:速度和精度。因此如何提高这两方面的要求就成为要解决的首要问题。一般提高FFT处理速度的主要途径有四个:采用流水线结构、并行运算、增加处理器数目和高基数算法结构。本论文通过对流水线结构进行了乒乓结构的设计，使其不仅能达到高速的性能，还能较好地防止数据的溢出。基一4蝶形处理器是整个处理器的核心，通常需要3个复数乘法器，每个复数乘法器由4个实数乘法器实现。本论文将会介绍一种改进的高效排序方法，结合流水线和并行方式的特点，使每个复数乘法器仅需要1个实数乘法器就能够实现，相对
参考文献
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[4]工诚，吾继华，范丽珍，等.Alter FPGA/CPLD设计(基础篇).北京:人民邮电出版社，2005:96-108
[5]陈丽安，张培铭.定点DSP块浮点算法及其实现技术.福州大学学报(自然科学版),2004,32(6):689-693
摘要 5-6
Abstract 6-7
第1章 绪论 11-18
1.1 研究的背景及意义 11-13
1.2 国内外的研究现状 13-16
1.3 本论文的研究内容及结构安排 16-18
第2章 快速傅立叶变换的算法研究 18-22
2.1 快速傅立叶变换的原理简介 18-19
2.2 FFT 算法的规律 19-21
2.3 本章小结 21-22
第3章 FPGA 的基础知识 22-29
3.1 FPGA 的简介 22
3.2 FPGA 的基本结构和设计原则 22-24
3.3 开发流程和开发软件简介 24-26
3.4 硬件描述语言VHDL 26-28
3.4.1 VHDL 的设计流程 26-27
3.4.2 VHDL 设计单元模型 27-28
3.5 本章小结 28-29
第4章 FFT 处理器整体结构设计 29-57
4.1 FFT 处理器的实现框图 29-30
4.2 蝶形运算单元的设计 30-36
4.2.1 高效排序基-4FFT 算法原理 30-32
4.2.2 高效排序基-4 算法的工作流程 32-36
4.3 流水线结构的改进算法 36-42
4.3.1 流水线操作 36-37
4.3.2 乒乓操作 37-38
4.3.3 基于乒乓操作的FFT 流水线处理机 38-42
4.4 存储单元的设计 42-50
4.4.1 FFT 数据存取规律分析 42-43
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4.6 时序控制单元的设计 52-54
4.7 硬件的选择 54-55
4.8 用FFT 实现IFFT 55
4.9 本章小结 55-57
第5章 FFT 系统仿真测试 57-67
5.1 FPGA 前端设计 57-60
5.1.1 算法验证和RTL 设计 57-58
5.1.2 仿真与综合 58-59
5.1.3 静态时序分析 59-60
5.2 后仿真结果及分析 60-65
5.2.1 复常数信号的仿真 61-62
5.2.2 复三角信号的仿真 62-63
5.2.3 复单频正弦信号的仿真 63-64
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