第一章绪论
研究背景集成电路发展趋势英特尔公司创始人之一戈登·摩尔(GordonMoore)于1965年4月在《电子学》(Electronics)杂志上发表文章预言:半导体芯片上集成的晶体管和电阻数量将每年翻一番「’]。1975年他又提出修正说:芯片上集成的晶体管数量将每两年翻一番。该预言就是著名的摩尔定律[f21。近四十年来集成电路的发展基本上遵循了这样的指数规律。另外，据ITRS(InternationalTechnologyRoadmapforSemiconductors)的预测，到2018年集成电路工艺将会发展到18nm，单个芯片上将可以集成172亿个晶体管[31。ITRS2007年发布的单个芯片上的预测如图1-1所示。从图1-I中可以看出，目前芯片制造业仍然以摩尔定律的速度向前发展，而且这种发展趋势还将持续。多年来，英特尔公司(Intel)一直引领集成电路产业的发展方向，其处理器制造技术水平也基本上代表了相应时期集成电路制造工艺的发展水平。当前，英特尔主流处理器已经采用45纳米CMOS制造工艺。而且Intel己经宣布在美国本土投资70亿美元用于建设32nm的芯片加工厂，并计划于2009第四季度推出其32nm工艺的处理器。由此可见，单个芯片上可以集成的晶体管数目将越来越多，这为单芯片上集成多个处理器提供了坚实的物理基础。.2DSP的发展历史及趋势DSP是数字信号处理器(DigitalSignalProcessor)的英文缩写。在20世纪70年代末出现了以AMI公司的S2811和Intel公司的2920为代表的第一代DSP芯片[#]。
到了80年代中期，基于CMOS工艺的第二代DSP芯片应运而生，此时DSP芯片的片上存储容量和运算速度都有了较大的提高，并成为语音处理、图像硬件处理技术的关键器件。到了80年代后期，以ADI公司的ADSP-21xx和TI公司的TMS320C2xx系列DSP为代表的第三代DSP芯片具有一个乘累加器(MAC)和一个算术逻辑运算单元(ALU)，并且能够实现一个周期执行一条指令。同时，它们将DSP的应用范围逐步扩大到了通信等领域。90年代后，DSP处理器采用较深的流水线，同时加入了一些功能单元(比如桶形移位器等)[，]。典型的产品是ADSP-219x,TMS320C54xo现在各公司开发的DSP具有更高的系统集成度和更强的处理能力。DSP芯片上集成了DSP核及其常用的外围元件。当前的DSP产品除了采用更先进的工艺提高时钟频率外，也多采用了并行处理的思想，加快指令执行的效率，从而提高总体的性能。
参考文献
[1]Gordon Moore. Cramming more Components into Integrated Circuits [J], Electronics, 1965.38(4)
[2] Gordon Moore. Progress in Digital Integrated Electronics [J]. IEEE ElectronDevices Meeting, 1975:11一13.
[3] ITRS.2008一pdate [EB/OL].LJpdate/2008_Update. PDF.
[4]戴明祯，周建江.TMS320C54xDSP结构原理及应用[M]，北京航空航天大学出版社，2002.8: 3.
[5] Analog Devices Inc. ADSP-219x/2191 DSP Hardware Reference [M], Analog Devices Inc. 2001.7
摘要 3-4
Abstract 4-5
目录 6-10
插图 10-12
第一章 绪论 12-22
1.1 研究背景 12-16
1.1.1 集成电路发展趋势 12-13
1.1.2 DSP的发展历史及趋势 13-14
1.1.3 多核 DSP的提出 14-16
1.2 研究现状 16-18
1.2.1 国际研究现状 16-17
1.2.2 国内研究现状 17-18
1.3 研究意义 18-19
1.4 论文的主要工作及贡献 19-20
1.4.1 论文的主要工作 19-20
1.4.2 论文的主要贡献 20
1.5 论文结构 20-22
第二章 多核处理器系统概述 22-30
2.1 多核处理器系统的分类 22-24
2.1.1 同构多核处理器 22-23
2.1.2 异构多核处理器 23-24
2.2 多核处理器的存储结构 24-25
2.2.1 集中式 24-25
2.2.2 分布式 25
2.3 通信机制 25-26
2.3.1 共享变量 25-26
2.3.2 消息传递 26
2.4 互联结构 26-28
2.4.1 总线结构 26-27
2.4.2 交叉开关 27
2.4.3 片上网络结构 27-28
2.5 多核系统的性能评价方法 28-29
2.6 本章小结 29-30
第三章 异构多核DSP总体架构 30-38
3.1 CoStarII DSP简介 30-32
3.2 RISC CPU简介 32-33
3.3 异构多核 DSP总体架构介绍 33-37
3.4 本章小结 37-38
第四章 异构多核 DSP系统设计 38-68
4.1 CoStarII DSP内核精简 38-40
4.2 私有数据存储器设计 40-44
4.2.1 CoStarII DSP的 DM总线的读/写时序 40-41
4.2.2 单端口存储器的读/写时序 41
4.2.3 存储器地址端口RAW冲突 41-42
4.2.4 消除存储器地址端口RAW冲突的写缓冲器 42-44
4.3 私有程序存储器设计 44-45
4.4 共享程序存储器设计 45-50
4.4.1 程序存储器利用率上的矛盾 45
4.4.2 分段分配策略 45-46
4.4.3 逻辑地址至物理地址的映射 46-49
4.4.4 程序段共享 49
4.4.5 共享程序存储器结构 49-50
4.5 共享数据存储器设计 50-57
4.5.1 访问共享数据存储器的冲突类型 51-52
4.5.2 降低访问访存冲突的策略 52
4.5.3 多体并行的存储结构 52-53
4.5.4 交叉开关矩阵 53-55
4.5.5 访问优先级 55-56
4.5.6 多行式仲裁器 56-57